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硬件描述语言Verilog HDL设计进阶之:自动转换量程频率计控制器

发布时间:2019-06-24 21:18 来源:未知 编辑:admin

  。在设计过程中,使用了状态机的设计方法,读者可根据综合实例6的流程将本实例的语言设计模块添加到自己的工程中。

  频率计是电路调试里面常常用到的一种仪器。本实例提到的自动转换量程频率计控制器并不是讲解如何设计一个频率计,而是讲解如何设计这个频率计的量程转换机制。通过Verilog语言设计将量程转换变成自动化,自适应地将输入反映至量程上。

  此自动转换量程频率计需要外部提供一个超量程信号和一个欠量程信号,代表输入比当前量程的状态。这两个信号可以通过其他的模块或者装置获得,读者可自行分析。

  同时,该频率计还向外部提供一个用于选择标准时基的信号。通过该信号,频率计可以完成量程的切换和显示。读者可根据频率计其他模块的需要调整输出信号的设计。

  下面给出自动转换量程频率计控制器的Verilog源代码,首先介绍端口信号的定义及说明,读者可以通过这些端口将此控制器模块实例化至自己的工程设计中。

  在状态机设计中,常常将状态转换和状态输出控制分为两个部分进行设计,方便语言的编写修改和读写规则。在下面的源代码中读者应该注意这个设计的特点。

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